A set a scripts to take a design in Verilog and convert it to a factorio blueprint.
Вы не можете выбрать более 25 тем Темы должны начинаться с буквы или цифры, могут содержать дефисы(-) и должны содержать не более 35 символов.

12345
  1. module top (output reg [3:0] out, input clk, input [3:0] a, input [3:0] b, input [3:0] c);
  2. always @(posedge clk) begin
  3. out <= (a * b) + c + (10 + 12);
  4. end
  5. endmodule