A set a scripts to take a design in Verilog and convert it to a factorio blueprint.
Ви не можете вибрати більше 25 тем
Теми мають розпочинатися з літери або цифри, можуть містити дефіси (-) і не повинні перевищувати 35 символів.
|
- # read design
- read_verilog testmod.v
-
- # from pdf docs, page 26
- proc
- opt
- memory
- opt
- #techmap
- techmap -map factorsyniomap.v
- opt
- dfflibmap -liberty factorsynio.lib
- abc -liberty factorsynio.lib
-
- opt
-
- ##### from sample some where
- # generic synthesis
- #synth -top top #-noalumacc
-
- #techmap -map factorsyniomap.v
-
- # mapping to mycells.lib
- #dfflibmap -liberty ../../git/factorsynio/factorsynio.lib
- #abc -liberty ../../git/factorsynio/factorsynio.lib
- #abc
-
- #clean
-
- # write synthesized design
- write_verilog synth.v
- write_ilang synth.ilang
- write_json synth.json
|