A set a scripts to take a design in Verilog and convert it to a factorio blueprint.
Nevar pievienot vairāk kā 25 tēmas Tēmai ir jāsākas ar burtu vai ciparu, tā var saturēt domu zīmes ('-') un var būt līdz 35 simboliem gara.
 
 

6 rindas
169 B

  1. module top (output reg [3:0] out, input clk, input [3:0] a, input [3:0] b, input [3:0] c);
  2. always @(posedge clk) begin
  3. out <= (a * b) + c + (10 + 12);
  4. end
  5. endmodule