A set a scripts to take a design in Verilog and convert it to a factorio blueprint.
選択できるのは25トピックまでです。 トピックは、先頭が英数字で、英数字とダッシュ('-')を使用した35文字以内のものにしてください。

6 行
169 B

  1. module top (output reg [3:0] out, input clk, input [3:0] a, input [3:0] b, input [3:0] c);
  2. always @(posedge clk) begin
  3. out <= (a * b) + c + (10 + 12);
  4. end
  5. endmodule